О технических данных AX2000-1CGS624M

Программируемый элемент межсоединения: семейство Axcelerator оснащено запатентованным программируемым элементом межсоединения "металл-металл", который располагается между двумя верхними слоями металла. Это полностью исключает маршрутизацию и каналы межсоединений между логическими модулями (как это реализовано в традиционных ПЛИС), обеспечивая эффективную модульную морскую архитектуру. Отказы, как правило, имеют открытое замыкание, образуя при программировании постоянные пассивные низкоомные соединения, что обеспечивает самое быстрое распространение сигнала в отрасли. Кроме того, чрезвычайно малый размер этих межсоединений обеспечивает богатые ресурсы маршрутизации для семейства Axcelerator. Сама природа энергонезависимой технологии обратного предохранителя Actel обеспечивает превосходную защиту от пиратства и клонирования дизайна (технология FuseLock). Клонирование невозможно (даже если предохранитель не запрограммирован), поскольку битовый поток или файл программирования никогда не загружается и не хранится в устройстве. Обратный инжиниринг практически невозможен из-за сложности различения запрограммированных и незапрограммированных предохранителей, а также из-за метода программирования предохранительного устройства.

Логические модули: семейство Axcelerator компании Actel предлагает два типа логических модулей: регистровые (R-ячейки) и комбинационные (C-ячейки). Они позволяют реализовать более 4 000 комбинационных функций с 5 входами. R-ячейка содержит флип-флоп с асинхронным очищением, асинхронной предустановкой и низкими активными сигналами управления разрешением. Регистры R-ячейки имеют программируемую полярность тактового генератора, которая может быть выбрана для каждого регистра отдельно. Регистры R-блока имеют программируемую полярность тактового генератора, которая может быть выбрана регистрово, что обеспечивает большую гибкость (например, функциональность двойной скорости передачи данных может быть легко отображена в ПЛИС) при сохранении ценных тактовых ресурсов. Источник тактового генератора R-блока может быть выбран из жестко подключенных часов, маршрутизируемых часов или внутренней логики. Два C-блока, один R-блок, два буфера маршрутизации передачи (TX) и два буфера приема (RX) образуют кластер, а два кластера - суперкластер. Каждый SuperCluster также содержит отдельный буферный модуль (B), который поддерживает вставку буферов в сети с большим вылетом с помощью средств маршрутизации, что позволяет минимизировать системное время ожидания и повысить эффективность использования логики.

Встроенная память Как упоминалось ранее, каждый чип ядра имеет три (в меньших чипах) или четыре (в обычных чипах) встроенных блока SRAM на западной стороне чипа, каждый блок SRAM с переменным соотношением сторон имеет размер 4,608 бита. Доступные конфигурации памяти - 128x36, 256x18, 512x9, 1kx4, 2kx2 или 4kx1 бит. Каждый блок имеет отдельные порты чтения и записи, каждый из которых может быть настроен на разную ширину бита. Например, данные могут быть записаны в 8-битном формате, а считаны в 1-битном. Кроме того, каждый блок SRAM имеет встроенный блок управления FIFO. Этот блок управления позволяет сконфигурировать блок SRAM как синхронный FIFO без использования основного логического модуля, а ширина и глубина FIFO программируются. Помимо обычных флагов EMPTY и FULL, FIFO имеет программируемые флаги ALMOST-EMPTY (AEMPTY) и ALMOST-FULL (AFULL). Помимо логики флагов, встроенный блок управления FIFO содержит счетчики, необходимые для формирования указателей адресов чтения и записи, а также схемы управления для предотвращения нестабильности и некорректной работы. Встроенные блоки SRAM/FIFO можно каскадировать для создания более крупных конфигураций.